近日，南边科技年夜学深港微电子学院余浩传授课题组于高机能片上超质料等离子体I/O芯片（Silicon Surface Plasmonic I/O Interface）标的目的取患上凸起结果。余浩传授课题组采用 65nm CMOS工艺，乐成设计及验证了一款140GHz 13.5Gb/s外貌等离子体I/O通讯收发体系。相干结果以“A 13.5-Gb/s 140-GHz Silicon Redriver Exploiting Metadevices for Short-Range OOK Co妹妹unications”为题发表于毫米波电路设计范畴顶级期刊IEEE Transactions on Microwave Theory and Techniques（TMTT）上。其重要解决电学I/O的信道串扰，功耗及延迟问题。

下一代千核办事器对于全集成片上I/O的通讯质量有着较高要求， 其包括1）高速，2）低串扰，3）低延迟，4） 低功耗， 5）全集成，6）低造价。光学I/O具备高速，低串扰，以和低功耗的上风，但全集成有较高难度且造价昂贵。电学数字基带I/O有全集成，低造价的上风，但其通讯质量受限在信道间串扰，且延迟及功耗较年夜。

针对于上述问题，该论文提出了1）可以高效降低信道电磁串扰的外貌波传输线，2）基在Split-ring resonator (SRR) 的高消光比无源幅度调制器，3）基在外貌波传输线及SRR的高效功率合成振荡器，及4）基在上述三种器件的低串扰低功耗I/O体系。此中，相邻两根信道的高频电磁串扰可以经由过程设计外貌波传输线来有用降低。同时，利用基在SRR的幅度调制器实现了43dB的消光比， 而且不用耗直流功耗， 从而极年夜降低调制所孕育发生的功耗。别的，所设计的外貌波功率合成振荡器于140GHz孕育发生5.3dBm的输出功率。由上述所提出的超质料器件搭建的I/O体系于仅仅2.4微米的信道间隔上仍旧可以传输13.5Gb/s/lane的数据，实现小在10－12的误码率及小在10ns的延迟。然而，采用传统传输线的140GHz I/O因为信道间的显著串扰而使患上传输数据眼图彻底封闭， 于是致使传输过错。所提出的电路于1.2V电压供电下实现的能效比为2.6 pJ/bit/lane，到达国际同类型I/O体系最好程度。

(a) 团队所提出的片上外貌波I/O体系图，(b) 芯片显微镜，(c) 测试情况和仪器。

眼图测试成果：(a) 单信道27–1，6-Gb/s数据传输；(b) 单信道27–1，9-Gb/s数据传输, 此中吸收机由0.9V电压供电；(c) 单信道27–1，13.5-Gb/s数据传输；(d) 双信道27–1，13.5-Gb/s数据传输；(e) 单信道231–1，13.5-Gb/s数据传输；以和(f)双信道231–1，13.5-Gb/s数据传输。

I/O芯片广泛用在高速光通讯，电通讯及太赫兹通讯体系中。本事域对于研究能力有较高的要求，而且需要深挚的技能堆集。该研究事情将促成千核办事器以和太赫兹范畴有线通讯的研究，实现高机能低串扰全集成I/O技能，并鞭策其财产化的进程。

本论文通信作者为余浩传授，以南边科技年夜学为通信单元。该研究事情同时获得将来通讯集成电路教诲部工程研究中央撑持。

将来通讯集成电路教诲部工程研究中央在2019年10月获批建立。中央规划投入2000万元，以国度科学与技能成长计划为引导，精准对于接我国“以立异驱动5G成长，冲破要害焦点技能”等的战略需求，针对于合用在当前5G及将来通讯运用集成电路要害共性技能（将来通讯集成电路设计、宽禁带半导体质料与器件、进步前辈制造与器件（传感器、存储器））的下一代通讯体系睁开研究，推进结果财产化，研究提出或者踊跃介入行业技能尺度与规范。同时，中央看重造就及集聚高条理的科技立异人材及治理人材，形成不停立异的可连续成长能力，为鞭策我国5G及将来通讯的快速成长提供有力支撑。中央已经经成立起高速高频通讯电路测试平台（~1000万元投入）。中央已经建成超百人的人材步队，于有线/无线通讯芯片、光通讯芯片、氮化镓（GaN）功率器件、新型驻极体加工工艺等范畴取患了多项冲破性结果，并已经形成20余项工程化案例。