近日，南边科技年夜学深港微电子学院潘权课题组于高机能通讯芯片CDR（Clock and Data Recovery）标的目的取患上凸起结果。2019级硕士研究生肖文博、博士后黄奇伟、Hamed Mosalam等采用40nm CMOS工艺，乐成设计及验证了一款低功耗注入锁定型数据时钟恢复电路（ILCDR）。相干结果以“A 6.15―10.9 Gb/s 0.58pJ /bit Reference-Less Half-Rate Clock and Data Recovery with ‘Phase Reset’Scheme”为题发表于集成电路范畴顶级期刊IEEE Transactions on Circuits and Systems I: Regular Papers（TCAS-I）上。

该论文提出了一种高效的“phase reset”要领以周期性对于齐时钟及数据上升沿的相位。此中，频率偏差则可经由过程BBPD比力数据上升沿及对于齐后的时钟来提取。同时，利用低功耗两级注入锁定型环形数控振荡器提供了四相时钟并显著地削减了功耗。基在这类架构搭建的CDR于0.9V电源电压下功耗仅为5.8mW，经丈量高频抖动容限（JTOL）为0.15UIpp。而且，提出的CDR于能量效率上实现了庞大晋升，能效比为0.58pJ/bit，能效比到达国际同类型电路最好程度。

CDR芯片广泛用在高速光通讯及电通讯体系中。本事域对于研究能力有较高的要求，而且需要深挚的技能堆集。本论文设计始在2018年10月，2020年1月完成流片，2020年6月完成测试，2021年10月实现期刊发表，整个历程用时3年。

本论文配合第一作者为南科年夜微电子学院2019级硕士生肖文博、博士后黄奇伟（2020年景为华为海思高级芯片工程师），论文通信作者是潘权传授，南科年夜是独一通信单元。

团队提出的新型超低功耗CDR体系架构图

参考文献：

W. Xiao#, Q. Huang#, H. Mosalam, C. Zhan, Z. Li and Q. Pan*, A 6.15-10.9 Gb/s 0.58 pJ/Bit Reference-Less Half-Rate Clock and Data Recovery With Phase Reset Scheme, IEEE Transactions on Circuits and Systems I: Regular Papers, doi: 10.1109/TCSI.2021.3119907.